核心思路：不要等到布线完成后再追加测试点！把 ICT 可测试性规则融入布局布线前期，兼顾测试需求、布线难度、PCB 面积、成本、信号完整性，避免后期大量改板。
一、前期布局阶段：顶层优化策略（收益最大）
核心思路：不要等到布线完成后再追加测试点！把 ICT 可测试性规则融入布局布线前期，兼顾测试需求、布线难度、PCB 面积、成本、信号完整性，避免后期大量改板。
一、前期布局阶段：顶层优化策略（收益最大）
1. 统一规划测试点区域，减少布线迂回
优先单面布置测试点（Bottom 层）
优势：ICT 只做单面治具，夹具成本更低、压合更稳定；
布局时预留底部测试通道，高器件（电解电容、连接器、变压器）集中放在 Top 面，底部对应位置预留下针空间。
禁忌：高低器件交错两面布置，造成大量测试点被遮挡，被迫增加双面治具。
分组布局，同源网络测试点集中摆放
将同一电源域、同一模块电路的测试点集中一片区域，探针排布规整：
降低治具探针干涉；
缩短测试引线，减少多余分支走线；
维修时测量方便。
误区：布完线到处零散塞 TP，产生大量长支线、大量过孔，增大干扰与布线拥挤。
2. 利用器件焊盘复用，适度减少额外独立 TP（平衡面积与测试稳定性）
规范前提：
仅较大无源器件焊盘（≥0.8mm）可评估复用；
BGA/QFN 引脚、细间距连接器焊盘严禁直接当测试点，极易探针短路、接触不良。
适用场景：
板面积紧张、高密度板，对于非关键检测网络，可复用元件焊盘省去独立 TP，节省 PCB 空间；
风险规避：
生产有波峰焊、多次回流、频繁 ICT 循环测试的产品，关键故障检测网络依然建议独立 TP，防止焊盘锡厚变化导致测试不稳定。
3. 高元件避开测试通道
布局规则：元件高度＞5mm 区域底部不安排测试点；
连接器、插座定位框预留≥3mm 避让区，防止夹具压块、定位结构挡住探针。
二、布线阶段：ICT 需求 + SI/EMC/ 布线效率协同优化
1. 测试点引线布线规范（兼顾测试 + 信号质量）
引线从测试点侧边出线，禁止中心向外放射走线
✔ 好处：探针下压不会割断铜皮，长期生产良率高；同时走线更加规整。
测试支线尽量短、少过孔
过长支线带来两个问题：
高频电路产生天线效应，恶化 EMC；
支线形成额外寄生电容，精密电容测量时 ICT 读数漂移。
高速差分、时钟敏感信号策略
重点矛盾：高速信号不能随便引出长测试支线！
方案分级处理：
速率＞500MHz 差分 / 时钟：尽量不加外置测试点；依靠 JTAG、边界扫描替代 ICT 引脚测试；
确需测点：支线长度控制＜2mm，支线末端 TP，不形成 stub 残桩；
不能牺牲信号完整性盲目加 TP。
2. 电源、地网络优化（解决 ICT 短路定位难题，同时优化电源完整性）
整块大 GND 不要只单点 TP
ICT 发现短路时，单点地无法快速区分短路区域；
优化方案：按电源分割区域分区布置 GND 测试点。
顺带收益：分割地测试点也方便硬件调试测量噪声。
多路电源轨独立引出 TP
不仅满足 ICT，后期硬件调试、浪涌、上电时序测试同样可用，一举两得。
3. 改善元件测量隔离性（从根源减少 ICT 误测，不用后期放宽测试阈值）
常见痛点：ESD、上下拉电阻并联电源地、多个阻容并联，导致 ICT 无法正常读数。
设计优化手段：
布局上尽量把并联支路拉开，如有条件在支路之间预留可增加 0Ω 电阻隔离位（量产可贴 / 不贴，测试阶段隔离 ICT 测量）；
ESD、TVS 管尽量靠近连接器，在 ESD 内侧增加测试节点，避开并联回路；
多颗并联电阻，如果需要 ICT 单独检测每一颗，网络中间增设测试节点。
相比 “ICT 后台放宽上下限”，电路层面优化隔离，测试可靠性更高，不会掩盖真实不良品。
